文 | 芯東西 ZeR0
編輯 | 漠影
芯東西3月3日消息，全球三大芯片制造商英特爾、臺(tái)積電、三星，封測(cè)龍頭日月光，以及x86和Arm生態(tài)的頂尖芯片設(shè)計(jì)公司AMD、Arm、高通，谷歌云、微軟、Meta等科技巨頭強(qiáng)強(qiáng)聯(lián)手，推出了一個(gè)全新的通用芯片互連標(biāo)準(zhǔn)——UCIe！
UCIe網(wǎng)站：https://www.uciexpress.org
該標(biāo)準(zhǔn)專為chiplet（又名芯粒、小芯片）而生，希望為封裝創(chuàng)新構(gòu)建一個(gè)開放的chiplet生態(tài)系統(tǒng)，不僅簡(jiǎn)化所有相關(guān)環(huán)節(jié)的流程，而且提供跨芯片制造商、跨制程節(jié)點(diǎn)的芯片產(chǎn)品，讓不同制造商的chiplet之間的互通混搭成為可能。
過(guò)去五年左右間，chiplet逐漸成為芯片設(shè)計(jì)業(yè)的一個(gè)主流趨勢(shì)。它通過(guò)die-to-die互連技術(shù)，將多個(gè)滿足特定功能的不同模塊芯片，像搭樂(lè)高積木般進(jìn)行組裝，從而構(gòu)成一個(gè)具備多種功能的異構(gòu)芯片，有助于解決芯片制造成本、芯片設(shè)計(jì)整體可擴(kuò)展性等諸多問(wèn)題。
如今，經(jīng)過(guò)多年磨礪后，這一技術(shù)終于迎來(lái)里程碑時(shí)刻——英特爾、AMD、Arm、日月光、谷歌云、微軟、Meta、高通、三星、臺(tái)積電聯(lián)合起來(lái)，正在打造一個(gè)新的開放芯片互連標(biāo)準(zhǔn)UCIe，且UCIe 1.0規(guī)范現(xiàn)已發(fā)布。
值得注意的是，英偉達(dá)并未出現(xiàn)在這個(gè)聯(lián)盟的成員名單中，我們也暫未看到RISC-V的身影。
01.發(fā)展chiplet互連標(biāo)準(zhǔn)是大勢(shì)所趨
在摩爾定律日漸式微的背景下，芯片制造商正努力應(yīng)對(duì)日益困難的規(guī)模問(wèn)題，通過(guò)降低成本、在單個(gè)封裝中使用不同類型的工藝節(jié)點(diǎn)等方法來(lái)繼續(xù)優(yōu)化芯片，能縮短整體芯片開發(fā)生產(chǎn)流程、降低成本的chiplet漸漸走向主流。
借助chiplet技術(shù)，一個(gè)大型芯片不需要全部使用昂貴的7nm、5nm等先進(jìn)制程，而是可以根據(jù)自身需求，混合搭配由多個(gè)芯片制造商、多個(gè)制程節(jié)點(diǎn)制造的芯片模塊，將它們封裝在一起。這樣既有助于提高效率，又減少了經(jīng)濟(jì)負(fù)擔(dān)。
對(duì)性能與效率的追求，也驅(qū)使人們對(duì)chiplet產(chǎn)生持續(xù)的興趣。PCIe按照芯片標(biāo)準(zhǔn)來(lái)看偏慢，延遲較高，且數(shù)據(jù)傳輸能耗偏高，因此芯片制造商希望將更多功能集成到芯片中來(lái)降低延遲和功耗。
如果用chiplet實(shí)現(xiàn)，這或許能將性能提高20倍以上，或者將功耗降為原來(lái)的1/20。
然而chiplet之間缺乏標(biāo)準(zhǔn)化的連接，市面上有大量定制的專有互連，現(xiàn)代芯片很難實(shí)現(xiàn)與其他設(shè)計(jì)即插即用。此外，芯片設(shè)計(jì)和互連的標(biāo)準(zhǔn)化確認(rèn)（validation）和驗(yàn)證（verification）長(zhǎng)期欠缺，使得芯片生態(tài)系統(tǒng)無(wú)法實(shí)現(xiàn)。
這就是UCIe聯(lián)盟想要做的事——實(shí)現(xiàn)chiplet（如核心、內(nèi)存和I/O）之間的標(biāo)準(zhǔn)化連接。
02.分層協(xié)議，支持2D和2.5D封裝
UCIe是一個(gè)分層協(xié)議，包含物理層、Die-to-Die適配器和協(xié)議層。
如上圖所示，物理層可由來(lái)自多家公司所有類型的當(dāng)前封裝選項(xiàng)組成，包括2D封裝、2.5D封裝，如英特爾EMIB、臺(tái)積電CoWoS、日月光FoCoS-B等方法。該標(biāo)準(zhǔn)未來(lái)也將擴(kuò)展至3D封裝互連。
在物理層，其初始規(guī)范列出了芯片將用于相互通信的電子信號(hào)標(biāo)準(zhǔn)、lane數(shù)量、凸塊間距（bump pitch，連接密度）和溝道長(zhǎng)度等指標(biāo)。只要一個(gè)chiplet符合標(biāo)準(zhǔn)，那么它就能與另一個(gè)UCIe芯片互通。
UCIe 1.0規(guī)范有兩個(gè)性能/復(fù)雜度標(biāo)準(zhǔn)級(jí)別。
“標(biāo)準(zhǔn)封裝”級(jí)規(guī)范是為使用傳統(tǒng)有機(jī)襯底的低帶寬器件設(shè)計(jì)的。這些部件將使用多達(dá)16個(gè)lane、100μm+凸塊間距以及擴(kuò)展的溝道長(zhǎng)度。這就像在一個(gè)當(dāng)代PCIe鏈路上連接兩個(gè)設(shè)備，但是把它們放置得非常非常近。
“先進(jìn)封裝”級(jí)規(guī)范涵蓋了EMIB和InFO等所有基于高密度硅橋的技術(shù)，要求在25μm~55μm范圍內(nèi)的更小凸塊間距。由于密度更大，每個(gè)cluster需要4倍的lane，且溝道長(zhǎng)度小于2mm。
UCIe的推廣者認(rèn)為，如果采用目前的45μm凸塊間距技術(shù)，先進(jìn)封裝裝置將能提供高達(dá)1.3TB/s/mm的shoreline（線性）帶寬。也就是說(shuō)，每秒1.3TB的數(shù)據(jù)可以通過(guò)1mm的芯片邊緣。
性能最高的設(shè)備通常都是將盡可能多的低延遲帶寬塞進(jìn)盡可能小的區(qū)域，但大多數(shù)設(shè)計(jì)不需要這種級(jí)別的性能，故而設(shè)計(jì)者可以使用多種手段來(lái)定制設(shè)計(jì)。因此，下圖中“關(guān)鍵指標(biāo)目標(biāo)”部分將因不同的設(shè)計(jì)選擇而異。
此外，該聯(lián)盟在構(gòu)建該規(guī)范時(shí)考慮到能效，適應(yīng)了諸如快速開關(guān)（亞納米秒）等高級(jí)功能。
Die-to-Die適配器為芯片之間的鏈路狀態(tài)管理和參數(shù)協(xié)商提供了基礎(chǔ)，并負(fù)責(zé)通過(guò)CRC和鏈路級(jí)重試為額外的數(shù)據(jù)可靠性保障提供可選支持。
03.借助PCIe和CXL標(biāo)準(zhǔn)還能用于芯片外的連接
新UCIe互連的外觀和操作類似于on-die連接，同時(shí)還支持與其他組件的off-die連接。這些設(shè)計(jì)甚至可以為機(jī)架規(guī)模的設(shè)計(jì)提供足夠低的延遲和足夠高的帶寬。
在協(xié)議層，芯片制造商有幾種不同選擇。
UCIe的官方標(biāo)準(zhǔn)協(xié)議是成熟的PCIe和開放的CXL（Compute eXpress Link，由英特爾發(fā)起）。
PCIe協(xié)議可提供廣泛的互操作性和靈活性，已經(jīng)成為各種其他技術(shù)的支柱；CXL則可用于更高級(jí)的低延遲/高吞吐量連接，如內(nèi)存（cxl.mem）、I/O（cxl.io）以及GPU和ASIC（cxl.cache）等加速器。
客戶和芯片制造商都可以利用他們?cè)赑CIe/CXL上的現(xiàn)有軟件投資，進(jìn)一步簡(jiǎn)化開發(fā)過(guò)程，并更快地推出符合UCIe標(biāo)準(zhǔn)的芯片。此外，聯(lián)盟發(fā)起方已明確表示，UCIe不會(huì)局限于PCIe/CXL，其未來(lái)版本可能會(huì)添加其他協(xié)議。
與其他連接標(biāo)準(zhǔn)（如USB、PCIe和NVMe）一樣，UCIe標(biāo)準(zhǔn)希望實(shí)現(xiàn)無(wú)處不在和通用，同時(shí)為芯片連接提供卓越的功率和性能指標(biāo)。
UCIe的初始版本來(lái)自英特爾，過(guò)去幾十年，英特爾主導(dǎo)開發(fā)了幾種頗受關(guān)注的開放互連技術(shù)，包括USB、PCIe、和Thunderbolt 3等等。英特爾之前也為其EMIB使用了AIB（Advanced Interconnect Bus）和UIB兩種協(xié)議。
在此前試圖培養(yǎng)標(biāo)準(zhǔn)化的芯片生態(tài)系統(tǒng)時(shí)，英特爾發(fā)布免版稅的開源AIB互連標(biāo)準(zhǔn)，但這沒(méi)有獲得足夠的行業(yè)吸引力。相比之下，CXL當(dāng)前已被廣泛采用，因此將其與UCIe一起使用更有意義。
不過(guò)，UCIe和AIB并非天生兼容（特殊的子集設(shè)計(jì)可以同時(shí)支持兩者），因此，雖然英特爾將繼續(xù)全力支持當(dāng)前的AIB實(shí)現(xiàn)，但它將停止所有進(jìn)一步的開發(fā)并遷移到UCIe。該標(biāo)準(zhǔn)規(guī)范還包括一個(gè)Retimer設(shè)計(jì)，它可以將連接擴(kuò)展至芯片封裝之外，實(shí)現(xiàn)與內(nèi)存池、計(jì)算和加速器資源等其他組件的光學(xué)和電氣連接。
UCIe聯(lián)盟設(shè)想了這種互連最終能實(shí)現(xiàn)芯片行業(yè)幾十年來(lái)一直在努力構(gòu)建的足夠量的機(jī)架級(jí)分散系統(tǒng)。Die-to-Rack連接可以使用本地CXL進(jìn)行PCIe通信（無(wú)需轉(zhuǎn)換），可能最終提供此類設(shè)計(jì)所需的延遲和帶寬，如有需要，還可使用其他類型的協(xié)議。
在開放計(jì)算項(xiàng)目（Open Compute Project），BoW（Bunch of Wires）規(guī)范也可被視作UCIe的一個(gè)對(duì)手。
BoW規(guī)范同樣旨在使芯片設(shè)計(jì)大眾化，并擁有令人印象深刻的性能規(guī)格，但它沒(méi)有那么靈活。例如，BoW提供的能效范圍是0.7~0.5pJ/bit（每位Picojoules），而UCIe提供的支持0.5~0.25pJ/bit，這可能因使用的制程節(jié)點(diǎn)而異。
BoW支持固定的16GT/s，而UCIe是可配置的，可擴(kuò)展至32GT/s。UCIe在其他指標(biāo)方面也領(lǐng)先，如Shoreline帶寬密度（1280Gbps vs 3.8Tb/s），且僅限于MCP封裝，而UCIe可以支持大多數(shù)2D和2.5D封裝選項(xiàng)。
04.結(jié)語(yǔ)：UCIe剛剛起步但發(fā)起者已經(jīng)看向未來(lái)
總體來(lái)說(shuō)，UCIe規(guī)范旨在使封裝互連看起來(lái)盡可能類似于on-die互連，同時(shí)提供大量選項(xiàng)，幾乎可以實(shí)現(xiàn)所需的任何類型的性能或封裝技術(shù)。
標(biāo)準(zhǔn)化互連是提高任何設(shè)備更廣泛的驗(yàn)證、合規(guī)性和互操作性的第一步，而半導(dǎo)體行業(yè)長(zhǎng)期缺少被廣泛接受的芯片確認(rèn)、驗(yàn)證和資格認(rèn)證流程。UCIe聯(lián)盟非常關(guān)注這些方面，初始UCIe 1.0規(guī)范有一章專門針對(duì)驗(yàn)證和內(nèi)置功能來(lái)幫助這些工作。
UCIe聯(lián)盟的強(qiáng)大成員公司們將開始開發(fā)下一代UCIe技術(shù)，包括定義chiplet form factor、管理、增強(qiáng)安全性和其他基本協(xié)議。他們還在尋找更多的成員加入，以期加速改變行業(yè)交付新產(chǎn)品的方式。
新標(biāo)準(zhǔn)不僅以開放的方式提供，而且其相關(guān)公司將在今年晚些時(shí)候成立一個(gè)正式的聯(lián)盟集團(tuán)來(lái)管理并進(jìn)一步發(fā)展UCIe。
來(lái)源：UCIe官網(wǎng)，tom’s HARDWARE，AnandTech