文|半導(dǎo)體產(chǎn)業(yè)縱橫

2011年，英特爾推出商業(yè)化的FinFET（鰭式場(chǎng)效晶體管）工藝技術(shù)，將FinFET技術(shù)應(yīng)用到了自家的22nm制程工藝上，顯著提高了性能并降低了功耗。之后臺(tái)積電、三星等全球各大廠商陸續(xù)跟進(jìn)，采用 FinFET 技術(shù)取得了巨大成功，使得FinFET大放異彩。

之后為了提高晶體管性能并進(jìn)一步減小面積，F(xiàn)inFET體系結(jié)構(gòu)也進(jìn)行了持續(xù)的改進(jìn)，從16/14nm開始，F(xiàn)inFET成為了半導(dǎo)體器件的主流選擇，成功地推動(dòng)了數(shù)代半導(dǎo)體工藝的發(fā)展，并將其擴(kuò)展到3nm工藝節(jié)點(diǎn)，成為全球主流晶圓廠的“不二”之選。

不過，實(shí)際上自進(jìn)入5nm之后FinFET就出現(xiàn)了諸多問題，比如其不斷拉高的深度和寬度之比將使得鰭片難以在本身材料內(nèi)部應(yīng)力的作用下維持直立形態(tài)；隨著柵極寬度的進(jìn)一步縮小，也很難再像過去那樣在一個(gè)單元內(nèi)填充多個(gè)鰭線；鰭式場(chǎng)效應(yīng)晶體管的靜電問題也會(huì)嚴(yán)重制約晶體管性能的進(jìn)一步提升。修修補(bǔ)補(bǔ)的FinFET終將力不從心，新的架構(gòu)因此呼之欲出。

Nanosheet

為加快邁入2nm、3nm時(shí)代，臺(tái)積電、三星、英特爾等半導(dǎo)體大廠，不約而同宣布2022或2023年開始將主力架構(gòu)從FinFET逐漸轉(zhuǎn)移至納米片(nanosheet)架構(gòu)。臺(tái)積電于2022年北美技術(shù)論壇上，也正式發(fā)表2nm工藝將采用nanosheet晶體管架構(gòu)，全面提升效能及功耗效率。

什么是nanosheet架構(gòu)？它與FinFET有何不同？

隨著工藝縮小，空間越來越小，鰭的數(shù)量也會(huì)隨之減少，持續(xù)提升驅(qū)動(dòng)電流會(huì)更困難；而nanosheet架構(gòu)，就是其中一個(gè)被提出討論的解方。nanosheet架構(gòu)將垂直的鰭轉(zhuǎn)為水平，透過垂直堆棧nanosheet，實(shí)現(xiàn)更大的有效導(dǎo)電通道寬度；再者，柵極360度接觸信道的結(jié)構(gòu)，讓導(dǎo)電信道被高介電系數(shù)的金屬柵極圍繞，可實(shí)現(xiàn)更佳的柵極信道控制，并縮短信道長(zhǎng)度。IBM成功研發(fā)的2nm技術(shù)就是采用nanosheet技術(shù)，還有三星3 nm 采用的晶體管架構(gòu)MBCFET本質(zhì)上也是nanosheet FET。

從FinFET轉(zhuǎn)變到nanosheet晶體管的過程，就跟當(dāng)初從平面MOSFET轉(zhuǎn)向FinFET時(shí)一樣，需要克服許多制程整合上的難題。幸運(yùn)的是，nanosheet基本上算是FinFET的自然演變，因此許多為FinFET開發(fā)和優(yōu)化的制程模組可以重復(fù)使用，這無疑促進(jìn)了nanosheet被產(chǎn)業(yè)界采用。不過，隨著未來向更小制程的繼續(xù)，將要求標(biāo)準(zhǔn)單元內(nèi)nFET和pFET器件之間的間距更小，而FinFET和Nanosheet的工藝限制n-to-p器件之間的間距。除了Nanosheet，還有一些屬于“全柵”類的其它技術(shù)選項(xiàng)。為了擴(kuò)大這些器件的可微縮性，IMEC提出一種創(chuàng)新的架構(gòu)，稱為Forksheet。

Forksheet

Forksheet最早是IMEC在2017年IEDM發(fā)表的SRAM微縮研究上出現(xiàn)，在2019年則作為邏輯標(biāo)準(zhǔn)單元的微縮解決方案展示出來。

Forksheet可以理解為Nanosheet的自然延伸，具有超出2nm技術(shù)節(jié)點(diǎn)的額外縮放和性能。Forksheet的nFET和pFET集成在同一結(jié)構(gòu)中，由介電墻將nFET和pFET隔開。優(yōu)勢(shì)在于它有更緊密的n到p的間距，并減少面積縮放。與Nanosheet FET相比，在相同制程下的Forksheet FET電路將更加緊湊。在從平面晶體管到FinFET再到Nanosheet的進(jìn)化過程中，可以將Forksheet視為下一個(gè)發(fā)展路徑。英特爾早在 2019 年就已經(jīng)開始探索該技術(shù)，并申請(qǐng)了相關(guān)專利，IBM同樣表示新的晶體管設(shè)計(jì)最終可以實(shí)現(xiàn) 3D、垂直堆疊的 CMOS 架構(gòu)，與當(dāng)今最先進(jìn)的三柵極設(shè)計(jì)相比，該架構(gòu)允許增加晶體管數(shù)量。但英特爾的專利中將成本、風(fēng)險(xiǎn)和復(fù)雜性的限制視為壓倒性的困難，目前帶來的挑戰(zhàn)甚至已經(jīng)超過潛在的好處。因此Forksheet晶體管何時(shí)能夠?qū)嵱没?，現(xiàn)在還很難說。

在Forksheet的技術(shù)架構(gòu)上也稱不上是完美，在Forksheet的結(jié)構(gòu)中，其柵極沒有將溝道完全環(huán)繞，因此溝道控制力略有下降。nanosheet結(jié)構(gòu)的環(huán)柵在很大程度上改善了對(duì)溝道的靜電控制。Forksheet則采用了分叉形式的三門結(jié)構(gòu)，在靜電控制上有所退步。為了解決Forksheet的靜電控制問題，CFET隨即誕生。

1nm之后的路：CFET

CFET（Complementary FET），互補(bǔ)場(chǎng)效應(yīng)晶體管，是一種新型的三維結(jié)構(gòu)晶體管工藝，是在GAAFET工藝基礎(chǔ)上改進(jìn)得到。CFET一般采用Nanosheet結(jié)構(gòu)，將一個(gè)p型Nanosheet FET疊加在一個(gè)n型Nanosheet FET之上，形成三維晶體管。CFET在4T（Track）軌道單元設(shè)計(jì)中優(yōu)于叉片晶體管，使其成為1nm以下邏輯技術(shù)節(jié)點(diǎn)的極具吸引力的器件架構(gòu)。

imec在VLSI 2021上介紹的叉片器件架構(gòu)，將nanosheet晶體管系列擴(kuò)展到1nm甚至1nm以下的邏輯節(jié)點(diǎn)。在叉片器件中，由于減小了n型和p型晶體管之間的間距，因此可以使有效溝道寬度大于傳統(tǒng)的全環(huán)繞柵極nanosheet器件。這將有利于改善晶體管的驅(qū)動(dòng)電流(或直流性能)。此外，更小的n-p間距可以進(jìn)一步降低標(biāo)準(zhǔn)單元高度，逐步將標(biāo)準(zhǔn)單元推向4T軌道高度設(shè)計(jì)，從而使得4條單元內(nèi)部金屬線都能適配標(biāo)準(zhǔn)單元高度。

但是對(duì)于4T單元設(shè)計(jì)和窄至16nm的金屬間距來說，即使叉片變得很窄也難以提供所需的性能。這也正是CFET可以發(fā)揮作用的地方。在CFET架構(gòu)中，nMOS和pMOS器件相互堆疊。堆疊從單元高度角度看消除了n-p間距，進(jìn)一步實(shí)現(xiàn)了有效溝道寬度的最大化，進(jìn)而使驅(qū)動(dòng)電流最大化。還可以借助由此產(chǎn)生的面積增益將軌道高度推至4T及以下。

目前業(yè)界正在探索兩種可能的集成方案，以實(shí)現(xiàn)具有挑戰(zhàn)性的nMOS-pMOS垂直堆疊：即單片式和順序式。單片CFET先生長(zhǎng)底部通道，然后沉積中間犧牲層，最后生長(zhǎng)頂部溝道；順序CFET是從底部向上制造元件，利用晶圓鍵合技術(shù)，在頂部覆蓋一層半導(dǎo)體層，對(duì)頂部元件進(jìn)行集成，并連接頂柵和底柵。對(duì)比來看，兩種產(chǎn)品各有優(yōu)缺點(diǎn)，單片CFET整合流程復(fù)雜，但成本較低，順序CFET整合流程相對(duì)簡(jiǎn)單，但晶圓轉(zhuǎn)移難度高。目前，CFET工藝仍在研究探索過程中，兩種制造工藝哪一種更具發(fā)展價(jià)值尚未定論。

CFET作為1nm以下的發(fā)展利器，自然是引得眾多業(yè)內(nèi)人士的注意。

臺(tái)積電表示其代工廠正在評(píng)估CFET等工藝技術(shù)，以將其當(dāng)作nanosheet的“接班人”。臺(tái)積電業(yè)務(wù)發(fā)展副總裁 Kevin Zhang也介紹：“CFET是一個(gè)選擇，但目前還處于研發(fā)階段，他也不能提供其任何時(shí)間表?！?/p>

英特爾和IMEC對(duì)于全硅基CFET的研究投入極大。近年來，imec報(bào)告了在改進(jìn)單片和順序CFET的模塊和集成步驟方面取得的進(jìn)展。例如其展示了通過優(yōu)化關(guān)鍵模塊步驟實(shí)現(xiàn)的單片集成CFET架構(gòu)。同期，imec也報(bào)告了順序CFET的逐步改進(jìn)成果。

然而，全硅基CFET的工藝復(fù)雜度高且性能在復(fù)雜工藝環(huán)境下退化嚴(yán)重。針對(duì)這一關(guān)鍵難題，復(fù)旦大學(xué)微電子學(xué)院在近期做出了突破。異質(zhì)CFET 技術(shù)的優(yōu)勢(shì)可以利用成熟的后端工藝將新型二維材料集成到硅基芯片上。研發(fā)出性能優(yōu)異的異質(zhì) CFET 技術(shù)，這種晶圓級(jí)硅基二維互補(bǔ)疊層晶體管，可以在相同工藝節(jié)點(diǎn)下，實(shí)現(xiàn)器件集成密度翻倍，提高性能。也就是說，如果FinFET工藝的芯片由100億顆晶體管組成，那么采用CFET技術(shù)制造的芯片，內(nèi)部容納的晶體管數(shù)量將能夠達(dá)到200億顆，從而實(shí)現(xiàn)性能的大幅提升。該成果已經(jīng)發(fā)表在了國(guó)際頂尖期刊《自然-電子學(xué)》，已經(jīng)受到了國(guó)內(nèi)外的廣泛關(guān)注。

盡管CFET的工藝流程非常復(fù)雜，也將導(dǎo)致高昂的量產(chǎn)難度和成本，但其在縮小晶體管面積的效果卓越，很可能成為1nm之后的CMOS微縮工藝的解決路徑。

總結(jié)

作為備受關(guān)注的半導(dǎo)體產(chǎn)業(yè)，對(duì)于制造工藝和晶體管架構(gòu)一直在不斷探索，從傳統(tǒng)CMOS到FinFET工藝，到Nanosheet、Forksheet再到CFET，每一代產(chǎn)品都會(huì)帶來性能改進(jìn)（通過優(yōu)化有效溝道寬度）和/或進(jìn)一步降低邏輯標(biāo)準(zhǔn)單元高度，不斷向高端化邁進(jìn)。短期來看，F(xiàn)inFET仍將是主流的晶體管工藝，受技術(shù)壁壘、性價(jià)比限制，GAAFET在5nm及以上工藝制程芯片中難以取代FinFET。但長(zhǎng)期來看臺(tái)積電3nm芯片量產(chǎn)，三星、英特爾將跟進(jìn)，未來3nm及以下工藝制程芯片應(yīng)用比例將逐步攀升，先進(jìn)工藝的市場(chǎng)空間將不斷增大。

至此，CFET工藝之后，不知是否還會(huì)有更先進(jìn)的工藝不斷出現(xiàn)。或許彼時(shí)除了晶圓制造技術(shù)上須掌握優(yōu)勢(shì)外，系統(tǒng)封裝整合技術(shù)也將成為是半導(dǎo)體產(chǎn)業(yè)重要的發(fā)展方向。